clock cycle

clock cycle的基本解释

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[计] 时钟周期, 同步脉冲

与clock cycle相关的网络例句 [注：此内容来源于网络，仅供参考]

At the maximum operating frequency, the clock duty cycle may vary from 40% to 60%.

在最高工作频率，时钟占空比可能会有所不同从40％至60％。

In the future, improvements will hopefully made so that several memory references will be made per clock cycle.

在未来的时间里，每个时周期完成几个存储器访问的技术相信是可以实现的。

During the first clock cycle, we need to actually load the instruction.

在第一个时钟周期，将装入指令到微处理器中。

This occurs when more than one Low-High transition takes place in a clock cycle over multiple cycles.

这发生在一个以上的由低到高的过渡发生在一个时钟周期的多个周期的地方。

This depends on how much work each CPU accomplishes in each clock cycle.

这取决于有多少工作，每个处理器实现了在每个时钟周期。

与clock cycle相关的网络解释 [注：此内容来源于网络，仅供参考]

clock cycle：时钟周期

(1)时钟周期(clock cycle)的频率:8253/8254PIT的本质就是对由晶体振荡器产生的时钟周期进行计数,晶体振荡器在1秒时间内产生的时钟脉冲个数就是时钟周期的频率.

clock cycle：脉冲周期

到达接收端的时间不同步,时钟脉冲相位差降低了信号沿到达的可预测性,如果时钟脉冲相位差太大,会在接收端产生错误的信号,如图1所示.传输线时延已经成为时钟脉冲周期(Clock Cycle)中的重要部分.

clock cycle：时钟(脉冲)周期

时钟脉冲相位差是指同时产生的两个时钟信号,到达接收端的时间不同步. 时钟脉冲相位差降低了信号沿到达的可预测性,如果时钟脉冲相位差太大,会在接收端产生错误的信号,如图l所示. 传输线时延已经成为时钟脉冲周期(Clock Cycle)中的重要部分.

clock cycle：同步脉冲周期

climatic pessimum气候恶劣期 | clock cycle同步脉冲周期 | clock period时钟周期

CLK:Clock Cycle：时钟周期

CISC:Complex Instruction Set Computing,复杂指令集计算机 | CLK:Clock Cycle,时钟周期 | CPU:Center Processing Unit,中央处理器