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时钟脉冲

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clock cycle

时钟(脉冲)周期

时钟脉冲相位差是指同时产生的两个时钟信号,到达接收端的时间不同步. 时钟脉冲相位差降低了信号沿到达的可预测性,如果时钟脉冲相位差太大,会在接收端产生错误的信号,如图l所示. 传输线时延已经成为时钟脉冲周期(Clock Cycle)中的重要部分.

clock pulse

时钟脉冲

■其他之IC[正反器(Flip-Flop)]每当输入一时钟脉冲(Clock pulse),输出端之状态将随其变化之IC. 正反器可分为T型正反器;D型正反器等多种,其详细动作将在后面介绍. [计数器(Counter)]计算器或计时器中所必须使用之IC之一. 其基本之电路为正反器,

CP clock pulse

时钟脉冲

Coverage 有效范围 | CP clock pulse 时钟脉冲 | DDT data definition table 数据定义表

clock pulse generator

时钟脉冲发生器同步脉冲发生器

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时钟脉冲源iVJ中国学习动力网

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时钟脉冲振荡器

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clock track

时钟脉冲道

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DCP digital clock pulse

数字时钟脉冲

DCC dynamic contrast control动态对比度控制 | DCP digital clock pulse数字时钟脉冲 | DCT digital component technology数字分量技术

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