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SLIP, Serial Line Internet Protocol：串行线路因特网协议

SLIP Serial Line Interface Protocol 串行线路接口协议 | SLIP Serial Line Internet Protocol 串行线路因特网协议 | SLL Semi-Loop Loss 半环路损耗

serving table：送餐桌 (编辑:admin)

3-section mirror 三面梳妆镜 | semi-CKD 半拆装家具 | serving table送餐桌 (编辑:admin)

serving table：送餐桌 传统食物类

semi-CKD 半拆装家具 | serving table送餐桌 传统食物类 | 烧饼 Clay oven rolls

Sextile：六分相 補三分

Quin-semi-squisquare 五倍三十二分相 56.25° | Sextile 六分相 補三分 60° | Bi-undecile 二倍十一分相 65.45°

shaper：定型模套

semi-positive mold 半全压式模具 | shaper 定型模套 | single cavity mold 单腔模具

sheep leather：(绵)羊革

semi-chrome leather混合铬鞣革 | sheep leather(绵)羊革 | shrink leather皱纹革

SHIFTING BOARD：防动板

SEMI-PORTAL CRANE 半门吊 | SHIFTING BOARD 防动板 | SIGNAL TOWER 信号台

sick note：软食

semi-liquid diet病假条 | sick note软食 | soft diet绝对卧床

Left side door：左侧门

208. 空白半模拟仪表盘 Blank semi-graphic instrument panel-board | 209. 左侧门 Left side door | 210. 右侧门 Right side door

timing simulation：时序模拟

使用新版本进行Verilog-HDL时序模拟(Timing Simulation)时,处理时间平均比老版本缩短60%,最高处理速度可达原来的18倍. VHDL的时序模拟速度平均缩短32%,最高处理速度提高到原来的3倍. 国际半导体设备暨材料协会(SEMI)预测,"全球经济复苏后,

papaya, papaw：番木瓜tLu中国学习动力网

nutmeg 肉豆蔻tLu中国学习动力网 | papaya, papaw 番木瓜tLu中国学习动力网 | guava 番石榴tLu中国学习动力网

abstractive：有抽象能力的

abstractionist 抽象派艺术家 | abstractive 有抽象能力的 | abstractively 抽象地